📚 초보자 필수 주식 용어 사전
어려운 금융·주식 용어, 중학생도 쉽게 이해할 수 있는 일상생활 비유와 수식 도표, 실제 예시로 정리해 드립니다.
CFET (3차원 상보형 전계효과 트랜지스터 / Complementary FET)
기업/산업용어💡 한 줄 요약: N형과 P형 트랜지스터를 평면에 나란히 놓지 않고 3차원으로 위아래로 쌓아 올려, 1나노 이하 미세공정에서 칩 면적을 50% 줄이는 3D 트랜지스터 혁신 기술
🛏️ 2층 침대식 트랜지스터 비유: 방바닥(웨이퍼)에 침대 2개(N형, P형 트랜지스터)를 나란히 놓아 방이 꽉 차던 구조에서, 2층 침대(CFET)로 위아래로 쌓아 올려 방 바닥 공간을 50% 넓히고 이동 동선을 없앤 것과 같습니다.
😎 친구 앞에서 10초 만에 잘난 체하기 꿀팁!
☕ 오늘 커피타임 1분 잘난체 팁: 'GAA 나노시트 다음은 CFET이야. N형과 P형 트랜지스터를 2층 침대처럼 위아래로 포개서 1나노 칩 면적을 반으로 줄이는 반도체 기술의 끝판왕이거든!'
📖 초보자 눈높이 개념 해설
STEP 1
핵심 개념과 뜻
CFET(상보형 전계효과 트랜지스터)은 반도체 기본 연산 단위(인버터)를 구성하는 N형(n-MOS) 트랜지스터와 P형(p-MOS) 트랜지스터를 평면에 나란히 배치하던 방식에서 벗어나, 3차원 수직으로 층층이 포개어 쌓는 차세대 트랜지스터 구조입니다.
현재 3nm/2nm에서 쓰이는 GAA(GAAFET / 나노시트)의 물리적 배치 한계를 넘어, 1나노(1nm) 및 옹스트롬(Sub-1nm) 시대를 여는 궁극의 트랜지스터 아키텍처입니다.
STEP 2
왜 중요하고 어떤 원리인가?
- 칩 면적 50% 절감 (무어의 법칙 연장): N형과 P형 트랜지스터가 차지하던 2개의 땅을 1개로 줄여 표준 로직 셀 면적을 절반으로 압축합니다.
- 배선 길이 단축 및 기생 커패시턴스 감소: 수직 직결을 통해 내부 연결 도선 길이가 획기적으로 짧아져 연산 속도가 20% 빨라지고 전력 소비가 감소합니다.
- 글로벌 빅3 파운드리의 차세대 로드맵: TSMC, 삼성전자, 인텔이 2028–2030년경 1나노 이하 공정 도입을 위해 집중 연구 개발 중인 핵심 격전지입니다.
STEP 3
실전 투자 활용법 & 주의점
초고선택비 원자층 식각(ALE) 장비사, 다층 에피택시(Epi) 증착 장비사, 수직 소스/드레인 형성용 초정밀 이온 주입 장비사를 주목해야 합니다. 상하 트랜지스터 간의 극심한 열 간섭 제어와 초고난도 3D 식각 공정 수율 확보를 점검해야 합니다.
📊 CFET 표준 로직 셀 면적 축소율 공식
셀 면적 축소율 (%) = [ 1 - ( CFET 접점 피치 CPP × 높이 트랙 ) ÷ ( GAA CPP × 2 × 폭 트랙 ) ] × 100 ≈ 50%
▶ N-MOS와 P-MOS를 3D 수직 통합하여 수평 배치 대비 로직 셀 트랙 수를 2개에서 1개로 줄여 50% 면적 절감을 달성하는 지표
⚖️ 한눈에 비교하는 요약 정리
| 구분 | CFET (3차원 적층 트랜지스터) | GAA 나노시트 (MBCFET) | FinFET (3차원 핀 구조) |
|---|---|---|---|
| 트랜지스터 배치 구조 | N형 위에 P형 수직 적층 (Vertical 3D) | N형과 P형을 평면에 나란히 나열 (Lateral) | 수평 핀 구조 나열 |
| 적용 공정 노드 | 1nm 및 옹스트롬 (Sub-1nm) | 3nm 및 2nm 선단 공정 | 14nm – 4nm 레거시 공정 |
| 표준 셀 면적 절감 | 기존 대비 40–50% 대폭 축소 | FinFET 대비 15–20% 축소 | 평면 FET 대비 개선 |
| 제조 공정 난이도 | 극초고난도 (다층 3D 식각 및 배선) | 고난도 (나노시트 형성) | 양산 검증 완료 |
📌 실제 시장 / 일상 적용 예시
CFET (3차원 상보형 전계효과 트랜지스터 / Complementary FET) 기술 및 지표는 글로벌 최상위 기업 및 기관 투자자들이 핵심 경쟁력과 리스크 관리 척도로 적극 활용하고 있습니다.