📚 초보자 필수 주식 용어 사전
어려운 금융·주식 용어, 중학생도 쉽게 이해할 수 있는 일상생활 비유와 수식 도표, 실제 예시로 정리해 드립니다.
CFET 3D 적층 트랜지스터 (Complementary FET / 1nm 이하 차세대 공정)
기업/산업용어💡 한 줄 요약: GAA(게이트올어라운드) 구조를 넘어 nMOS와 pMOS 트랜지스터를 수직 3차원으로 포개어 칩 면적을 50% 절감하는 1나노 이하 파운드리의 궁극적 소자 구조
🏢 복층 원룸 아파트 비유: 땅 위에 나란히 짓던 nMOS 집과 pMOS 집을 위아래 2층 복층으로 포개어 지음으로써, 대지 면적(웨이퍼 면적)은 절반만 쓰면서 방 개수(트랜지스터 수)는 그대로 유지하는 3D 건축 혁신입니다.
😎 친구 앞에서 10초 만에 잘난 체하기 꿀팁!
😎 친구 앞에서 잘난 체하기: '2나노의 핵심이 GAA라면, 1나노 이하의 진정한 종착역은 CFET이야. nMOS와 pMOS를 3D로 수직 포개는 CFET 공정을 먼저 안정화하는 파운드리가 다음 10년 패권을 쥘 거야!'라고 통찰을 보여주세요!
📖 초보자 눈높이 개념 해설
STEP 1
핵심 개념과 뜻
CFET(Complementary Field-Effect Transistor)은 평면에 나란히 배치하던 음극(nMOS)과 양극(pMOS) 트랜지스터를 아파트처럼 수직으로 포개어 쌓는 3차원 적층 트랜지스터 기술입니다.
반도체는 트랜지스터 크기를 줄여 성능을 높여왔지만, 2나노/1.4나노에 이르면 소자를 가로로 더 좁힐 공간이 물리적 한계에 부딪힙니다. CFET은 두 개의 트랜지스터를 상하로 적층하여 셀 면적을 절반으로 줄이고 전자 이동 경로를 단축합니다.
STEP 2
왜 중요하고 어떤 원리인가?
- 면적 50% 절감: 칩의 기본 논리 회로 면적을 절반으로 줄여 동일 웨이퍼 면적당 트랜지스터 집적도를 2배로 폭증시킵니다.
- 기생 커패시턴스 감소 및 전력 효율 향상: 배선 길이가 짧아져 신호 지연(RC Delay)이 줄고 고주파 동작 시 전력 소모가 획기적으로 개선됩니다.
- 파운드리 3사(TSMC·인텔·삼성)의 미래 격전지: 1nm(A10/A14 노드) 이하 공정의 패권을 결정짓는 차세대 표준 기술입니다.
STEP 3
실전 투자 활용법 & 주의점
CFET 상용화 시점(2028년 전후)에는 고정밀 원자층증착(ALD), 선택적 고선택비 식각(ALE), High-NA EUV 노광 장비를 보유한 글로벌 반도체 장비 1위 기업(ASML, Applied Materials, Lam Research)의 기술 독점력이 극대화됩니다.
📊 CFET 면적 스케일링 효율 공식
CMOS 로직 셀 면적 축소율 ≈ (1 - CFET 유효면적 ÷ 기존 GAA 평면면적) × 100 ≈ 40–50% 절감
▶ 트랜지스터 수직 적층으로 칩 집적도(Density)를 1.8배–2배 향상
⚖️ 한눈에 비교하는 요약 정리
| 공정 세대 | FinFET (핀펫 / 7nm–3nm) | GAA Nanosheet (3nm–2nm) | CFET (1nm 이하 미래 노드) |
|---|---|---|---|
| 트랜지스터 구조 | 3개 면을 감싸는 지느러미 형태 | 4개 면을 나노시트로 완전히 감쌈 | nMOS 위에 pMOS를 수직 3차원 적층 |
| nMOS/pMOS 배치 | 평면상 가로 병렬 배치 | 평면상 가로 병렬 배치 | 상하 수직 3D 적층 |
| 셀 면적 절감 효과 | 기준 | 약 15–20% 개선 | 기존 대비 최대 50% 획기적 절감 |
| 주요 도입 시기 | 2015년–현재 상용화 | 2024년–2026년 주력 양산 | 2028년–2030년 도입 전망 |
📌 실제 시장 / 일상 적용 예시
세계 최대 반도체 연구소인 IMEC과 TSMC가 IEEE 심포지엄에서 1나노 공정용 CFET 트랜지스터 시제품을 공개하며 차세대 AI 칩의 집적도 한계를 돌파했습니다.